EDA技術(shù)章節(jié)練習(xí)(2020.06.09)

單項(xiàng)選擇題
元器件石英晶體振蕩器的封裝是（）。
A.DIP
B.SIP
C.AXIAL
D.XTAL1
填空題
在MAX+plus Ⅱ集成環(huán)境下可以執(zhí)行（）命令，為通過編譯的圖形文件產(chǎn)生一個(gè)元件符號(hào)。這個(gè)元件符號(hào)可以被用于其他的圖形文件設(shè)計(jì)，以實(shí)現(xiàn)（）的系統(tǒng)電路設(shè)計(jì)。
答案：生成元件；多層次
填空題
（）是VHDL仿真中最重要的特性設(shè)置，為建立精確的延時(shí)模型，甚至可以不使用VHDL仿真器得到更接近實(shí)際的結(jié)果。
答案：延遲
名詞解釋
SOC
答案：
單芯片系統(tǒng)。
填空題
在Verilog HDL的阻塞賦值語句中，賦值號(hào)”=”左邊的賦值變量必須是（）型變量。
答案：reg（寄存器）
填空題
VHDL的變量（VARIABLE）是一個(gè)（），只能在進(jìn)程，函數(shù)和過程中聲明和使用。
答案：局部變量
填空題
所謂組合邏輯電路是指：在任何時(shí)刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入信號(hào)的組合，而與電路的（）無關(guān)。
答案：原有狀態(tài)
填空題
VHDL的順序語句只能出現(xiàn)在（），書寫順序自上而下，一條一條執(zhí)行。VHDL的進(jìn)程語句是由若干（）組成。
答案：進(jìn)程；順序語句
問答題
圖中是一個(gè)含有上升沿觸發(fā)的D觸發(fā)器的時(shí)序電路，試寫出此電路的VHDL設(shè)計(jì)文件。
答案：
問答題
設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。
答案：

首頁

題庫

網(wǎng)課

在線模考

桌面端

EDA技術(shù)章節(jié)練習(xí)(2020.06.09)

元器件石英晶體振蕩器的封裝是（）。

在MAX+plus Ⅱ集成環(huán)境下可以執(zhí)行（）命令，為通過編譯的圖形文件產(chǎn)生一個(gè)元件符號(hào)。這個(gè)元件符號(hào)可以被用于其他的圖形文件設(shè)計(jì)，以實(shí)現(xiàn)（）的系統(tǒng)電路設(shè)計(jì)。

（）是VHDL仿真中最重要的特性設(shè)置，為建立精確的延時(shí)模型，甚至可以不使用VHDL仿真器得到更接近實(shí)際的結(jié)果。

SOC

在Verilog HDL的阻塞賦值語句中，賦值號(hào)”=”左邊的賦值變量必須是（）型變量。

VHDL的變量（VARIABLE）是一個(gè)（），只能在進(jìn)程，函數(shù)和過程中聲明和使用。

所謂組合邏輯電路是指：在任何時(shí)刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入信號(hào)的組合，而與電路的（）無關(guān)。

VHDL的順序語句只能出現(xiàn)在（），書寫順序自上而下，一條一條執(zhí)行。VHDL的進(jìn)程語句是由若干（）組成。

圖中是一個(gè)含有上升沿觸發(fā)的D觸發(fā)器的時(shí)序電路，試寫出此電路的VHDL設(shè)計(jì)文件。

設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。

EDA技術(shù)章節(jié)練習(xí)(2020.06.09)

元器件石英晶體振蕩器的封裝是（）。

（）是VHDL仿真中最重要的特性設(shè)置，為建立精確的延時(shí)模型，甚至可以不使用VHDL仿真器得到更接近實(shí)際的結(jié)果。

SOC

在Verilog HDL的阻塞賦值語句中，賦值號(hào)”=”左邊的賦值變量必須是（）型變量。

VHDL的變量（VARIABLE）是一個(gè)（），只能在進(jìn)程，函數(shù)和過程中聲明和使用。

所謂組合邏輯電路是指：在任何時(shí)刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入信號(hào)的組合，而與電路的（）無關(guān)。

VHDL的順序語句只能出現(xiàn)在（），書寫順序自上而下，一條一條執(zhí)行。VHDL的進(jìn)程語句是由若干（）組成。

圖中是一個(gè)含有上升沿觸發(fā)的D觸發(fā)器的時(shí)序電路，試寫出此電路的VHDL設(shè)計(jì)文件。

設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。

元器件石英晶體振蕩器的封裝是（）。

（）是VHDL仿真中最重要的特性設(shè)置，為建立精確的延時(shí)模型，甚至可以不使用VHDL仿真器得到更接近實(shí)際的結(jié)果。

在Verilog HDL的阻塞賦值語句中，賦值號(hào)”=”左邊的賦值變量必須是（）型變量。

VHDL的變量（VARIABLE）是一個(gè)（），只能在進(jìn)程，函數(shù)和過程中聲明和使用。

所謂組合邏輯電路是指：在任何時(shí)刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入信號(hào)的組合，而與電路的（）無關(guān)。

VHDL的順序語句只能出現(xiàn)在（），書寫順序自上而下，一條一條執(zhí)行。VHDL的進(jìn)程語句是由若干（）組成。

圖中是一個(gè)含有上升沿觸發(fā)的D觸發(fā)器的時(shí)序電路，試寫出此電路的VHDL設(shè)計(jì)文件。

設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。