如下Verilog HDL程序所描述的是一個(gè)觸發(fā)器，對(duì)它的描述正確的是 . module FF(Q, Data, CP,nCR) input Data, CP, nCR; output reg Q; always @ (posedge CP or negedge nCR) begin if (!nCR) Q <= 0; else q end> A、該觸發(fā)器對(duì)CP信號(hào)的高電平敏感，nCR為高電平有效的異步清零端。
B、該觸發(fā)器對(duì)CP信號(hào)的低電平敏感，nCR為高電平有效的異步清零端。
C、該觸發(fā)器對(duì)CP信號(hào)的上升沿敏感，nCR為低電平有效的異步清零端。
D、該觸發(fā)器對(duì)CP信號(hào)的下降沿敏感，nCR為低電平有效的異步清零端。